高速电路昆山PCB设计技巧
发布时间：2016-07-05 08:29:02 分类：资料中心
“高速电路”已经成为当今电子工程师们经常提及的一个名词，但业界对高速电路并没有一个统一的定义，通常对高速电路的界定有以下多种看法：有人认为，如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量（比如说1/3），就称为高速电路；也有人认为高速电路和频率并没有什么大的联系，是否高速电路只取决于它们的上升时间；还有人认为高速电路就是我们早些年没有接触过，或者说能产生并且考虑到趋肤效应的电路；更多的人则对高速进行了量化的定义，即当电路中的数字信号在传输线上的延迟大于1/2上升时间时，就叫做高速电路。后的定义为大部分设计者所接受。
1、前言
本文讨论的高速电路主要指的是高速数字电路，也包括一些模拟无源器件，但不适合模拟有源器件。它有2方面的含义：
设计电路的频率高一般认为如果数字逻辑电路的频率达到或者超过50 MHz，而且工作在这个频率之上的电路占到整个系统的1/3之上，则称为高速电路。如果系统中仅仅有系统时钟等极少数信号工作在这样高的频率，那么它仍然不属于高速电路的领域。
设计电路中的数字信号跳变很快通常约定是当数字信号上升或下降时间小于信号周期的5%时才称之为高速电路。
图1是某高速电路一根信号线的波形图，它表示了电路中这根信号线中流过电流的实际情况。图中的多个信号波形是由于该信号线接到了许多不同元件的引脚上，因而会出现多个信号的叠加。
从图中不难看出信号的底部和顶部都有不同程度的益处、不规则震荡、预期范围内的延时等，这些现象在低速电路
设计中一般都不会出现，随着系统电路速度的提高 ，上述问题也就随之而来。因此
设计高速电路就不能像
设计低速电路那样简单，必须增加一些新的认识、加入一些新的思维才能避免和减少以上情况的发生。本人在实际应用和参考其他文献的基础上，对高速电路
设计有以下几点考虑。
2、时序配合考虑
如今的电子产品大多运行在100 MHz甚至更高的频率，诸如RAM，CPU，FPGA，ASIC以及随机逻辑等，所有这些都是对时序要求很强的器件，如果它们之间时序的配合不符合指定要求，那么就很容易导致系统工作紊乱，因此对高速电路
设计应该考虑的一个问题就应是时序配合问题。
时序配合主要体现在：信号的建立时间和保持时间违反标准、小脉宽不符合要求以及系统中有多相时钟时所造成的相位重叠等。在高速电路
设计中，信号的周期一般只有ns级的宽度，此时要保证时钟信号与数据信号之间做到准确的配合已非易事，再加之器件本身或多或少的会存在各种参数的漂移、分散等等，就更难以实现不同时序信号之间的相互配合。针对以上所言，对高速电路的
设计首先应考虑
设计前的功能仿真验证，从理论上认真分析各个信号所到之处能否满足预期指标。其次是核对时序电路中各器件是否满足自身的时序要求，对所有涉及到的器件都应使用高频测试仪器认真核对、校验器件自身的各个参数。
3、信号完整性考虑
任何电路
设计之前都应考虑到电路
设计完成之后系统中各信号的完整性，即SI(Signal Integrity)，也称为信号质量。在高速电路
设计中这一点更加重要，如果事先没有加以充分考虑，就很容易造成系统中各信号质量严重受损，或者说信号的完整性很容易就会遭到破坏。下列几种情况即是在对高速电路
设计中影响信号完整性的几种表现。
3.1信号之间的串绕
串绕的表现形式可由图2来说明，当一根信号线上有交变的电流通过时，周围就会产生交变的磁场，而处于交变磁场中的导线则会感应出一定的电压信号，这样与之相邻的信号线上就会感应出相关的电压信号，造成2根信号线相互影响，从而导致导线中信号的质量下降。信号线之间串绕的大小主要取决于磁场变化的速率(一般由驱动信号上升和下降沿的变化律来决定)、周围介质的介电特性及布线之间的距离等。
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