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电子产品PCB设计实用经验问答

发布时间:2011-11-12 00:00:00 分类:企业新闻

Q:

电路板尺寸固定的情况下,如果设计中需要容纳更多的功能,就往往需要提高PCB的走线密度,但是这样有可能导致走线的相互干扰增强,同时走线过细也使阻抗无法降低,请专家介绍在高速(>100MHz)高密度PCB设计中的技巧?

A:

设计高速高密度PCB时,串扰(crosstalk interference)确实是要特别注意的,因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方:

1.控制走线特性阻抗的连续与匹配。

2.走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响,找出可容忍的小间距。不同芯片信号的结果可能不同。

3.选择适当的端接方式。

4.避免上下相邻两层的走线方向相同,甚至有走线正好上下重迭在一起,因为这种串扰比同层相邻走线的情形还大。

5.利用盲埋孔(blind/buried via)来增加走线面积。但是PCB板的制作成本会增加。

在实际执行时确实很难达到完全平行与等长,不过还是要尽量做到。除此以外,可以预留差分端接和共模端接,以缓和对时序与信号完整性的影响。

若对蔽公司的Expedition系列产品有兴趣,请电21-64159380,会有专人为您服务。

Q:

现在有哪些PCB设计软件,如何用PROTEL99合理的设计符合自己要求的PCB.比如如何满足高频电路的要求,如何考虑电路满足抗干扰的要求? 谢谢!!

A:

我没有使用Protel的经验,以下仅就设计原理来讨论。

高频数字电路主要是考虑传输线效应对信号质量与时序(timing)的影响。如特性阻抗的连续与匹配,端接方式的选择,拓朴(topology)方式的选择,走线的长度与间距,时钟(或strobe)信号skew的控制等。

如果器件已经固定,一般抗干扰的方式是拉大间距或加ground guard traces

Q:

请问板子设计好,生产出来,DEBUG应从那几个方面着手。

A:

就数字电路而言,首先先依序确定三件事情:

1.确认所有电源值的大小均达到设计所需。有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。

2.确认所有时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic)的问题。

3.确认reset信号是否达到规范要求。

这些都正常的话,芯片应该要发出一个周期(cycle)的信号。接下来依照系统运作原理与bus protocol来debug。

Q:

请问适当选择PCB与外壳接地的点的原则是什么?另外,一般PCB LAYOUT工程师总是根据DESIGN GUIDE/LAYOUT GUIDELINE做,我想了解一般制定GUIDE的是硬件/系统工程师,还是资深PCB工程师?谁应该对板级系统的性能负主要责任。谢谢!

A:

与外壳接地点选择的原则是利用chassis ground提供低阻抗的路径给回流电流(returning current)及控制此回流电流的路径。例如,通常在高频器件或时钟产生器附近可以借固定用的螺丝将PCB的地层与chassis ground做连接,以尽量缩小整个电流回路面积,也就减少电磁辐射。

谁应该负责制定guideline可能每个公司有不同的情况而有不同安排。Guideline的制定必须对整个系统、芯片、电路动作原理有充分的了解,才能制定出符合电气规范且可实现的guideline。所以,以我个人的观点,硬件系统工程师似乎较适合这个角色。当然,资深PCB工程师可以提供在实际实现时的经验,使得这guideline可以实现的更好。


Q:

向您请教一下关于DVB-S的噪声门限测试问题,请您就目前内关于噪声门限的测试做一综述,感谢您的指点。

A:

抱歉,我没有DVB-S (Digital Video Broadcasting)相关的设计经验与资料可提供给你。

Q:

近听说一家以色列的公司Valor在内试推PCB layout的solution,不知该公司产品如何?

A:

抱歉,我不适合在这场合评论其它竞争对手的产品。我认为任何EDA软件产品合不合用与要设计的产品的特性有关。例如,所设计的产品其走线密度是否很高,这可能对绕线引擎的推挤线功能有不同的需求。以下仅提供一些考虑的方向:

1.使用者的接口是否容易操作。

2.推挤线的能力(此项关系到绕线引擎的强弱)

3.铺铜箔编辑铜箔的难易

4.走线规则设定是否符合设计要求

5.机构图接口的种类。

6.零件库的创建、管理、调用等是否容易

7.检验设计错误的能力是否完善

Q:

请问,模拟电源处的滤波经常是用LC电路。但是,我发现有时LC比RC滤波效果差,请问这是为什么,滤波时选用电感,电容值的方法是什么?

A:

LC与RC滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。 因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低,而电感值又不够大,这时滤波效果可能不如RC。但是,使用RC滤波要付出的代价是电阻本身会耗能,效率较差,且要注意所选电阻能承受的功率。

电感值的选用除了考虑所想滤掉的噪声频率外,还要考虑瞬时电流的反应能力。如果LC的输出端会有机会需要瞬间输出大电流,则电感值太大会阻碍此大电流流经此电感的速度,增加纹波噪声(ripple noise)。

电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小,电容值会较大。而电容的ESR/ESL也会有影响。

另外,如果这LC是放在开关式电源(switching regulation power)的输出端时,还要注意此LC所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。

Q:

对于lvds低压差分信号,原则上是布线等长、平行,但实际上较难实现,是否能提供一些经验?贵公司产品是否有试用版?

A:

差分信号布线时要求等长且平行的原因有下列几点:

1.平行的目的是要确保差分阻抗的完整性。平行间距不同的地方就等于是差分阻抗不连续。

2.等长的目的是想要确保时序(timing)的准确与对称性。因为差分信号的时序跟这两个信号交叉点(或相对电压差值)有关,如果不等长,则此交叉点不会出现在信号振幅(swing amplitude)的中间,也会造成相邻两个时间间隔(time interval)不对称,增加时序控制的难度。

3.不等长也会增加共模(common mode)信号的成分,影响信号完整性(signal integrity)。


Q:

您能比较一下CandenceInnovedaMentorZuken公司各自的自动布线及SI仿真工具吗?有没有测试指标呢?

A:

各个PCB板子相互连接之间的信号或电源在动作时,例如A板子有电源或信号送到B板子,一定会有等量的电流从地层流回到A板子 (此为Kirchoff current law)。这地层上的电流会找阻抗小的地方流回去。所以,在各个不管是电源或信号相互连接的接口处,分配给地层的管脚数不能太少,以降低阻抗,这样可以降低地层上的噪声。另外,也可以分析整个电流环路,尤其是电流较大的部分,调整地层或地线的接法,来控制电流的走法(例如,在某处制造低阻抗,让大部分的电流从这个地方走),降低对其它较敏感信号的影响。

Q:

众所周知PCB板包括很多层,但其中某些层的含义我还不是很清楚。mechanical,keepoutlayer,topoverlay,bottomoverlay, toppaste,bottompaste,topsolder,bottomsolder,drillguide,drilldrawing,multilayer这些层不知道它们的确切含义。希望您指教。

A:

在EDA软件的专门术语中,有很多不是有相同定义的。以下就字面上可能的意义来解释。

Mechnical: 一般多指板型机械加工尺寸标注层

Keepoutlayer: 定义不能走线、打穿孔(via)或摆零件的区域。这几个限制可以独立分开定义。

Topoverlay: 无法从字面得知其意义。多提供些讯息来进一步讨论。

Bottomoverlay: 无法从字面得知其意义。可多提供些讯息来进一步讨论。

Toppaste: 顶层需要露出铜皮上锡膏的部分。

Bottompaste: 底层需要露出铜皮上锡膏的部分。

Topsolder: 应指顶层阻焊层,避免在制造过程中或将来维修时可能不小心的短路 Bottomsolder: 应指底层阻焊层。

Drillguide: 可能是不同孔径大小,对应的符号,个数的一个表。

Drilldrawing: 指孔位图,各个不同的孔径会有一个对应的符号。

Multilayer: 应该没有单独这一层,能指多层板,针对单面板和双面板而言。

Q:

如何选择PCB板材?如何避免高速数据传输对周围模拟小信号的高频干扰,有没有一些设计的基本思路? 谢谢

A:

选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的PCB板子(大于GHz的频率)时这材质问题会比较重要。例如,现在常用的FR-4材质,在几个GHz的频率时的介质损dielectric loss会对信号衰减有很大的影响,可能就不合用。就电气而言,要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。

避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰,也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离,或加ground guard/shunt traces在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。

Q:

在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗?添加测试点会不会影响高速信号的质量?

A:

一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。另外,如果走线太密且加测试点的规范比较严,则有可能没办法自动对每段线都加上测试点,当然,需要手动补齐所要测试的地方。

至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用线上既有的穿孔(via or DIP pin)当测试点)可能加在线上或是从线上拉一小段线出来。前者相当于是加上一个很小的电容在线上,后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响,影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。

Q:

在高速板(如p4的主板)layour,为什么要求高速信号线(如cpu数据,地址信号线)要匹配? 如果不匹配会带来什么隐患?其匹配的长度范围(既信号线的时滞差)是由什么因素决定的,怎样计算?

A:

要求走线特性阻抗匹配的主要原因是要避免高速传输线效应(transmission line effect)所引起的反射(reflection)影响到信号完整性(signal integrity)和延迟时间(flight time)。也就是说如果不匹配,则信号会被反射影响其质量。

所有走线的长度范围都是根据时序(timing)的要求所订出来的。影响信号延迟时间的因素很多,走线长度只是其一。P4要求某些信号线长度要在某个范围就是根据该信号所用的传输模式(common clock或source synchronous)下算得的timing margin,分配一部份给走线长度的允许误差。 至于, 上述两种模式时序的计算, 限于时间与篇幅不方便在此详述, 请到下列网址http://developer.intel.com/design/Pentium4/guides 下载"Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide"。 其中 "Methodology for Determining Topology and Routing Guideline"章节内有详述。

Q:

首先感谢您回答我上次的问题。上回您说电源平面和地平面基本上都是金属平面,所以对电场磁场都有屏蔽效应,那我可以把电源平面上面的信号线使用微带线模型计算特性阻抗吗?电源和地平面之间的信号可以使用带状线模型计算吗?

A:

是的, 在计算特性阻抗时电源平面跟地平面都必须视为参考平面。 例如四层板: 顶层-电源层-地层-底层, 这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型。

Q:

在高速PCB设计中,信号层的空白区域可以敷铜,那么多个信号层的敷铜是都接地好呢,还是一半接地,一半接电源好呢?

A:

一般在空白区域的敷铜绝大部分情况是接地。 只是在高速信号线旁敷铜时要注意敷铜与信号线的距离, 因为所敷的铜会降低一点走线的特性阻抗。 也要注意不要影响到它层的特性阻抗, 例如在dual stripline的结构时。

Q:

test coupon的设计有什么规范可以参照吗?如何根据板子的实际情况设计test coupon?有什么需要注意的问题?谢谢!

A:

test coupon是用来以TDR (Time Domain Reflectometer) 测量所生产的PCB板的特性阻抗是否满足设计需求。 一般要控制的阻抗有单根线和差分对两种情况。 所以, test coupon上的走线线宽和线距(有差分对时)要与所要控制的线一样。 重要的是测量时接地点的位置。 为了减少接地引线(ground lead)的电感值, TDR探棒(probe)接地的地方通常非常接近量信号的地方(probe tip), 所以, test coupon上量测信号的点跟接地点的距离和方式要符合所用的探棒。 以下提供两篇文章参考:

1. http://developer.intel.com/desig ... ots/pcd_pres399.pdf

2. http://www.Polarinstruments.com/index.html (点选Application notes)

Q:

为了大限度的保证高速信号质量,我们都习惯于手工布线,但效率太低。使用自动布线器又无法监控关键信号的绕线方式,过孔数目、位置等。手工走完关键信号再自动布线又会降低自动布线的布通率,而且自动布线结果的调整意味着更多的布线工作量,如何平衡以上矛盾,利用优秀的布线器帮助完成高速信号的布线?

A:

现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目。 各家EDA公司的绕线引擎能力和约束条件的设定项目有时相差甚远。 例如, 是否有足够的约束条件控制蛇行线(serpentine)蜿蜒的方式, 能否控制差分对的走线间距等。 这会影响到自动布线出来的走线方式是否能符合设计者的想法。 另外, 手动调整布线的难易也与绕线引擎的能力有绝对的关系。 例如, 走线的推挤能力, 过孔的推挤能力, 甚至走线对敷铜的推挤能力等等。 所以, 选择一个绕线引擎能力强的布线器, 才是解决之道。如果您对蔽公司Expedition有兴趣试看看我们的绕线引擎, 请电21-64159380, 会有专人为您服务。

Q:

一些系统中经常有A/D,问:要提高抗干扰性,除了模拟地和数字地分开只在电源一点连接,加粗地线和电源线外,希望专家给一些好的意见和建议!

A:

除了地要分开隔离外, 也要注意模拟电路部分的电源, 如果跟数字电路共享电源, 好要加滤波线路。 另外, 数字信号和模拟信号不要有交错, 尤其不要跨过分割地的地方(moat)。

Q:

在实际布线中,很多理论是相互冲突的;例如: 1。处理多个模/数地的接法:理论上是应该相互隔离的,但在实际的小型化、高密度布线中,由于空间的局限或者绝对的隔离会导致小信号模拟地走线过长,很难实现理论的接法。我的做法是:将模/数功能模块的地分割成一个完整的孤岛,该功能模块的模/数地都连接在这一个孤岛上。再通过沟道让孤岛和“大”地连接。不知这种做法是否正确? 2。理论上晶振与CPU的连线应该尽量短,由于结构布局的原因,晶振与CPU的连线比较长、比较细,因此受到了干扰,工作不稳定,这时如何从布线解决这个问题?诸如此类的问题还有很多,尤其是高速PCB布线中考虑EMC、EMI问题,有很多冲突,很是头痛,请问如何解决这些冲突?多谢!

A:

1. 基本上, 将模/数地分割隔离是对的。 要注意的是信号走线尽量不要跨过有分割的地方(moat), 还有不要让电源和信号的回流电流路径(returning current path)变太大。

2. 晶振是模拟的正反馈振荡电路, 要有稳定的振荡信号, 必须满足loop gain与phase的规范, 而这模拟信号的振荡规范很容易受到干扰, 即使加ground guard traces可能也无法完全隔离干扰。 而且离的太远, 地平面上的噪声也会影响正反馈振荡电路。 所以, 一定要将晶振和芯片的距离进可能靠近。

3. 确实高速布线与EMI的要求有很多冲突。 但基本原则是因EMI所加的电阻电容或ferrite bead, 不能造成信号的一些电气特性不符合规范。 所以, 好先用安排走线和PCB叠层的技巧来解决或减少EMI的问题, 如高速信号走内层。 后才用电阻电容或ferrite bead的方式, 以降低对信号的伤害。

Q:

在pcb上靠近平行走高速差分信号线对的时候,在阻抗匹配的情况下,由于两线的相互耦合,会带来很多好处。但是有观点认为这样会增大信号的衰减,影响传输距离。是不是这样,为什么?我在一些大公司的评估板上看到高速布线有的尽量靠近且平行,而有的却有意的使两线距离忽远忽近,我不懂那一种效果更好。我的信号1GHz以上,阻抗为50欧姆。在用软件计算时,差分线对也是以50欧姆来计算吗?还是以100欧姆来算?接收端差分线对之间可否加一匹配电阻?谢谢!

A:

会使高频信号能量衰减的原因一是导体本身的电阻特性(conductor loss), 包括集肤效应(skin effect), 另一是介电物质的dielectric loss。 这两种因子在电磁理论分析传输线效应(transmission line effect)时, 可看出他们对信号衰减的影响程度。 差分线的耦合是会影响各自的特性阻抗, 变的较小, 根据分压原理(voltage divider)这会使信号源送到线上的电压小一点。 至于, 因耦合而使信号衰减的理论分析我并没有看过, 所以我无法评论。

对差分对的布线方式应该要适当的靠近且平行。 所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。 需要平行也是因为要保持差分阻抗的一致性。 若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。

差分阻抗的计算是 2(Z11 - Z12), 其中, Z11是走线本身的特性阻抗, Z12是两条差分线间因为耦合而产生的阻抗, 与线距有关。 所以, 要设计差分阻抗为100欧姆时, 走线本身的特性阻抗一定要稍大于50欧姆。 至于要大多少, 可用仿真软件算出来。

接收端差分线对间的匹配电阻通常会加, 其值应等于差分阻抗的值。 这样信号品质会好些。

欢迎www.mentor.com/icx里面有一些不错的技术资料。

Q:

在高速设计中,如何解决信号的完整性问题?差分布线方式是如何实现的?对于只有一个输出端的时钟信号线,如何实现差分布线?

A:

信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance),走线的特性阻抗,负载端的特性,走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。

差分对的布线有两点要注意,一是两条线的长度要尽量一样长,另一是两线的间距(此间距由差分阻抗决定)要一直保持不变,也就是要保持平行。平行的方式有两种,一为两条线走在同一走线层(side-by-side),一为两条线走在上下相邻两层(over-under)。一般以前者side-by-side实现的方式较多。

要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线的。
 

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